有关ASIC的知识

1.一个四级的Mux,其中第二级信号为关键信号如何改善timing2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器5.给出某个一般时序电路的图，有T...

我又申了个莫名其妙的职位：GPUASICEngineer大概当初看他招人ee/csbs/ms都要的，我就选了题目很厚，几乎全是当初的'数字电路内容。我一开始看了看后面的，发现全不会做，就想拿包走人的。结果一看前面的似乎还有点印象，久硬着...

2003Asic部分1．一个四级的Mux，其中第二级信号为关键信号，如何改善timing？2．一个状态机的题目用Verilog实现。3．Asic中的designflow的实现。4．用逻辑门画出D触发器。5．给出某个一般时序电路的图，有Tsetup，Tdelay，Tck?q还有clock的...

嗯,今天去参加AMD笔试了,从这里学到了很多,俺今天也注个号,贡献下,废话不多说了,直接贴题,总共10题.1.写出clkinv与通常的inv的区别.2.画出门控时钟单元电路图,并说明其作用.3.系统工作的最大时钟频率是否由Holdtime...

1。一个四级的Mux,其中第二级信号为关键信号如何改善timing2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器5.给出某个一般时序电路的图，有...

昨天去参加nVIDIA公司ASICIntern的笔试，hr没有告诉我具体地点，一开始走错了地方，去了春晓路122弄34号4号楼，问了下才知道那里是nVIDIA的PhysicalDesign部门，让我去金科路2966号，结果又走了半个多小时才找到，幸好我去的早，要不...

原创，呵呵。上午参加了NVIDIA2009笔试，ASICDesignEngineer,一个大教室满满的，3，400人。题目出的不错，全英文题目和回答，不许用verilog/VHDL,全部门级。我觉得这样很好，能考查一些深入的东西，毕竟做ASIC不是编程序。总的来说题...

Asic部分1．一个四级的Mux，其中第二级信号为关键信号，如何改善timing？2．一个状态机的题目用Verilog实现。3．Asic中的designflow的`实现。4．用逻辑门画出D触发器。5．给出某个一般时序电路的图，有Tsetup，Tdelay，Tck>q还...

===============asic===============1。一个四级的Mux,其中第二级信号为关键信号如何改善timing2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D...

IntroductionNameSexBirthdayBirthPlaceDegreeSubjectGraduatedcollegeTelE-mailobjectiveASICSelfassessment²KnowledgeFrame（1）Professionalknowledge²（2）English²（3）ComputerandIT²Experience（1）&sup2...